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职位描述
- Verilog
- 数字电路设计
- ASIC
- RTL
- SOC
- FPGA开发
1. 参与智能网卡芯片等产品开发，负责模块设计的性能、功耗、成本竞争力
2.参与芯片中数字逻辑电路的实现，保证电路功能正确，性能达标；
3. 负责RTL代码编写；
4. 负责模块RTL的交付，配合验证收敛问题，配合后端解决芯片时序问题；
5.和验证团队合作输出测试需求，评估验证；
6. 参与完成网表综合脚本、时序约束的编写，完成综合网表交付；
任职要求：
1.通信、网络、电子工程专业或计算机专业本科及以上；
2.具有扎实的数字电路设计的理论基础；
3.3年以上的数字设计经验，精通Verilog硬件描述语言，对芯片端到端开发流程有深刻认识；
4.具备丰富的ASIC设计或验证、FPGA开发经验；熟悉FPGA原型验证，具有相关的FPGA集成、仿真、网表综合、时序分析和优化、单板调试的经验
5.掌握以太网技术，熟悉TCP/IP etc. Protocol，了解TOE，RDMA等方面知识；
6.熟悉 PCIE，SATA，DDR，NANDFlash 相关接口的协议优先考虑。
7.具备优秀的沟通能力和团队合作能力。
叶先生 半年前活跃
竞争力分析
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公司核心团队成员出自麻省理工、康奈尔、华中科技、清华、南京大学等国内外名校，历年来服务过北电、英特尔、华为、中兴等世界一流基础技术公司。
为是科技中国总部设于苏州工业园区人工智能产业园，公司注重基础研究和技术传承，培养体系严谨、激励制度完善、晋升通道公平、工作环境雅致。
现面向行业公开招募才俊，需求岗位的任职要求详见岗位职责或来邮件咨询，优秀者可破格录用。
勇攀科技高峰，期待有志青年加盟！
工商信息
- 公司名称江苏为是科技有限公司
- 法定代表人YUN QU LIU
- 成立日期2020-09-27
- 企业类型有限责任公司（外商投资企业与内资合资）
- 经营状态存续
- 注册资金1043.639903万人民币
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更新于：2024-05-04
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