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- Python
- Verilog
- 系统集成技术
- FPGA开发
- 芯片设计
毕业时间:2024年 招聘截止日期:2024.02.29
1.参与芯片的数字自研模块的设计和系统集成;
2.熟悉IP手册,负责IP模块的系统集成;
3.完成数字子模块要求的全流程,完成设计文档撰写和负责后续流程需要的文件的交付和支持;
4.负责模块级别的验证和FPGA验证;
5.协助逻辑综合/形式验证/时序分析/物理实现。
任职资格:
1.硕士及以上学历应届毕业生,集成电路、电子信息、微电子等相关电子类专业;
2.熟悉Verilog语言;
3.能够熟练使用tcl,python,Makefile脚本;
4.熟悉C语言;
5.熟悉IC设计流程;
6.良好的英语阅读和写作能力;
7.思路清晰,具有良好的逻辑分析和语言表达能力;
8.善于沟通、分享、协作,有良好的团队合作精神,高度的工作责任心和敬业精神。
邵女士 本月活跃
竞争力分析
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奕斯伟计算于2019年开始发力RISC-V计算架构自主研发,已完成系列化的32位嵌入式内核处理器开发,并应用于数十款自主研发芯片产品中;64位应用处理器内核已完成验证,相关芯片产品将用于多媒体、边缘计算、可穿戴设备等场景。
奕斯伟计算拥有全球半导体领域经验丰富的技术研发和经营管理团队,总部位于北京,在北京、西安、海宁、合肥、成都、上海、南京、深圳、长沙、苏州、广州、英国、韩国、日本等地设有研发中心,在北京、上海、深圳、广州、青岛、合肥、杭州、南京、成都、绵阳、福清、韩国、日本、美国等地设有营销据点。
工商信息
- 公司名称北京奕斯伟计算技术股份有限公司
- 法定代表人米鹏
- 成立日期2019-09-24
- 企业类型其他股份有限公司(非上市)
- 经营状态存续
- 注册资金202020.977万人民币
工作地址
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更新于:2024-04-16