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首次验证通过即注册BOSS直聘账号- RTL设计
- Verilog
1.负责模块级结构设计;
2.负责逻辑详细方案设计及代码实现;
3.参与芯片的整体架构设计和算法评估实现。
基本要求:
1.本科及以上学历,通信、电子、微电子、计算机等相关专业;
2.有扎实的Verilog程序设计、调试基础,RTL编码和逻辑设计经验优先;
3.熟悉Altera Quartus开发环境,有基于Qsys的SoC开发经验优先;
4.熟悉常用Avalon, AXI等总线协议;
5.熟悉Altera提供的基本类型的IP核;
6.熟悉常用FPGA接口使用,有PCIE,DDR相关开发经验者优先;
7.具有优良的学习能力、良好的英文阅读能力、优良的团队合作精神。
李女士 半年前活跃
竞争力分析
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公司核心领导团队有出自中科院计算所计算体系结构重点实验室的两位博士生导师、研究员,和计算机体系结构方向的博士,拥有多年Amazon,Intel和Xilinx顶级公司跨国工作经验的多位核心高管,同时也有出自华为、3Com、Polycom等公司的技术牛人。有来自国内顶级院校清华北大哈工大的高材生,也有海外归来毕业于南加州、Buffalo University的归国创业者。
工商信息
- 公司名称中科驭数(北京)科技有限公司
- 法定代表人鄢贵海
- 成立日期2018-04-25
- 企业类型其他有限责任公司
- 经营状态存续
- 注册资金173.905398万人民币
工作地址
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更新于:2024-04-29