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职位描述：

• C++
• Verilog

软件工程师-SYN 任职要求： 1、计算机或电子工程硕士及以上学历，特别优秀的，本科学历也可以考虑； 2、熟练掌握C/C++，能够使用Tcl/Perl/Python或其他脚本语言； 3、了解ASIC前端Logic Synthesis设计流程和数字电路的优化算法； 4、了解各类数据结构和算法，包括排序、动态规划、查找树、哈希、图等； 5、有Verilog/VHDL语言或Physical Synthesis背景者优先； 6、能够读写英语文档。 岗位职责： 负责相关工具和算法的研发、优化和测试。工作内容将涉及RTL编译(RTL compilation)、逻辑优化(logic optimization)、工艺映射(technology mapping)、物理驱动综合(physical driven synthesis)和芯片描述数据库(design database)中的一个或多个领域。

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